entity or3 is 

port(a,b,c :in bit ;

     q:out bit);

end or3;

architecture behave of or3 is 

component or_gate 

generic(delay :time);

port(a,b:int bit ;

       c:out bit);

end component;

signal tmp :bit;

begin U1:or_gate generic map(2ns)

port map (a,b,tmp);

U2:or_gate generic map (3 ns )

port map(c,tmp,q);

end behave;

实体语句部分是设计实体接口的共同部分，它们只能由如下并行语句构成，并行断言语句，并行过程调用语句和被动进程语句。这些语句应该是被动语句，即在语句中不含有信号赋值。

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